分类目录归档:数字逻辑

第四章 逻辑综合

4.1 逻辑综合概述和基本知识

需要掌握:

  1. 为什么要
  2. 基本原理
  3. 提供哪些文件
  4. 施加哪些约束
  5. 产生哪些结果

回顾设计流程

概述

  1. 将行为描述的RTL(HDL语言) 转换到 基于工艺库的门级网表的过程
  2. 工具,Design Compiler(Synopsys)
  3. 决定电路门级结构、时序和[……]

    继续阅读

第三章 同步电路与跨时钟电路设计

3.1 亚稳态

同步电路

由统一的全局时钟控制

  • 优点:
    • 保证时序收敛,避免竞争冒险
    • 减少毛刺、噪声影响
  • 缺点:
    • 时钟偏斜 skew
    • 时钟抖动 jitter
    • 时钟树综合,加入大量延迟单元,增加了功耗和面积

异步电路

没有统一的全局时钟,数据传输可在任何时候发生

正则表达式简介

简介

Regular expression,缩写“regex”或“regexp”。用于字符串的抽象匹配,使字符串处理更加高效。

元字符

元字符描述.句号匹配任意单个字符除了换行符。[ ]字符种类。匹配方括号内的任意字符。[^ ]否定的字符种类。匹配除了方括号里的任意字符*匹配&gt[……]

继续阅读

HDLBits 刷题总结

前言

HDLBits 上的题目简单刷了一遍,自己验证过答案的源码已经汇总至 Github ,这篇博客把主要知识点再梳理一遍。
给这个Verilog的在线刷题网站给出好评,简介易用、层层铺垫,循序渐进,对于Verilog基础语法和数字逻辑的学习有很大帮助。

1. Getting Star[……]

继续阅读